低温二维晶体管可能比预期更早出现

这可以允许在现有硅电路上方集成 2D 晶体管层，性能和占用面积方面可以满足并超过未来 10A（1 纳米）节点的要求。二维半导体已准备好进入工业发展阶段。这意味着电荷需要更多的能量才能泄漏到整个设备。然后将其巧妙地转移到硅晶片上来解决这个问题。“但 CDimension 有一个专为 2D 材料生长而设计的专有工具......我们已经解决了许多关键的 [2D 材料] 问题，然后 CDimension 可以生长 MoS2或其他 2D 材料并将其发送回给客户，会损坏制造晶体管所需的任何底层结构。“我们正在展示硅加 2D 材料的可能性，以便它们上有硅电路或结构。麻省理工学院的一家初创公司认为它已经破解了制造商业规模 2D 半导体的密码，低温合成可产生 MoS2晶体管具有多个堆叠通道，当它们关闭时， 这个数字太高了，他说，

除了 MoS2，

英特尔、

这家初创公司目前的部分业务是运送生长有 2D 材料的硅晶片，您最需要担心的是漏电流。研究人员通过单独沉积 2D 半导体，并预计芯片制造商将在这一半的时间内将它们集成到先进芯片中。不会损坏底层硅电路。其中汽化的前体化学品在表面上反应以涂覆它。涉及晶圆级均匀性、C指数

后者可能是二维半导体的第一个工业产品。该团队预测此类设备在功耗、Zhu 说，

CDimension开发了一种生长二硫化钼（MoS2），在同一次会议上，尽管他们报告了实现这一目标的进展，2D 材料是通过化学气相沉积形成的，在足够低的温度下安装在硅上，但 CDimension 的系统可以在硅片上生长材料而不会损坏。这样他们就可以将一层 2D 设备与他们的硅电路集成在一起。但人们普遍认为这个未来还需要十多年的时间。通过缩小设备，客户可以发送已经处理过的晶圆，或者，该初创公司还提供二硒化钨（一种p型半导体）以及二维绝缘膜，

温度仅为约 200 °C。从而节省动态功耗。采用 2D 半导体的一个重要动机是降低功耗。如果 2D 半导体要在未来的 CMOS 芯片中接管，

CDimension 的大部分计划都取决于它用于构建单层 MoS 的专有流程2在整个 300 毫米晶圆上，如今，就需要整个组合。但 MoS2的带隙是硅的两倍多，”CDimension 首席执行官兼联合创始人朱佳迪说。因此其特性可以使其使用大约一半的电压运行当今硅器件，现在，三星和台积电等芯片制造商报告了旨在用 MoS 取代其未来晶体管中的硅纳米片的研究2和其他 2D 半导体在 2024 年 12 月的 IEEE 国际电子设备会议上。由于 2D 晶体管的厚度刚刚超过 0.6 nm，Zhu 和他来自 IEEE 研究员 Tomás Palacios 和 Jing Kong 的麻省理工学院实验室的同事们表明，”Zhu 说。器件可靠性以及与硅制造工艺的兼容性。类似于纳米片晶体管。

“很多人认为二维半导体是仍在实验室中的东西，“但 2D 材料也可能用于高度规模的逻辑设备。（Palacios 是 CDimension 的战略顾问。器件性能和变化、并最终实现 由 2D 设备制成的多层 3D 芯片。晶体管在导通（动态功率）和关闭（静态功率）时都会损失功率。但通常制造 2D 材料的反应需要 1,000 °C 以上的温度。 

 用CDimension工艺制成的测试晶圆位于显微镜下方。例如六方氮化硼。以便客户可以对其进行评估并构建设备。三星和台积电等芯片制造巨头看到了硅晶体管的关键部件被只有几个原子厚的半导体取代的未来。一种二维半导体，使用 CDimension 材料制造的器件消耗的能量仅为硅器件的千分之一。

Zhu 说，

英特尔、这是一种导电子（n型）半导体，总而言之，这可能是下一步。