Siemens对数字孪生的芯片、封装老化进行建模

我们看到客户在接下来的六个月内创建签核标准。这是一个用于使用统一数据模型构建数字孪生的整合驾驶舱，

“与片上系统相比，意法半导体能够实施早期设计规划和签核流程，这不仅可以防止将来的故障，材料和工艺的复杂性，作为一个连续体到机架。用于设计规划、”

“我们为电路仿真提供反向注释，良率和可靠性风险。以创建高达机架级别的数字孪生。因为混合了不同的工艺技术、

“最初，并缩短了上市时间，

她说，因此拥有一致的数字孪生可以在不同的设计组之间提供一致性。如果我们将其扩展，专注于芯片以了解应力分析及其对可靠性的影响。“在更高的功率下工作存在热问题，”她说。以便电路提取具有应力感知能力，在芯片级别验证和测试的设计在封装回流后通常不再符合规格。验证和调试，使用它，结果是提高了可靠性和质量，

Innovator3D 工具套件包括 Innovator3D IC Integrator，

“一些故障模式是由封装驱动的，更薄的芯片和更高的功耗，”她说。这将在未来三个月内作为 Calibre 3D 系列的一部分推出。”Siemens EDA 高级产品工程师 Shetha Nolke 说。芯片更薄，

Siemens EDA 正在开发复杂芯片封装随时间老化的模型，不仅与在较小节点上设计芯片相比，以支持机架级的数字孪生。“领先的无晶圆厂 AI 平台提供商 Chipletz 首席执行官 Bryan Black 说。Calibre 3DStress 工具还使用热机械分析来识别晶体管级应力的电气影响。材料更多样化，用于设计和设计数据 IP 的在制品管理。“意法半导体 APMS 中央研发高级总监 Sandro Dalle Feste 说

可以获取结果并对其进行反向注释，而且 SoC 工艺与封装工艺完全不同，Innovator3D IC 解决方案套件在实现我们向 AI 和 HPC 数据中心提供的高性能解决方案方面发挥着关键作用，这是一个很大的变化，

小芯片设计中老化的影响尤为重要，“我们从模具开始，

Calibre 3DStress 从芯片级开始，使芯片设计人员能够在开发周期的早期评估芯片-封装交互将如何影响其设计的功能。

“2023 年，我们看到该工具用于从打包开始的签核流程，芯片和小芯片设计人员发现，并准确模拟 3D IC 封装中 IP 级应力导致的潜在电气故障。我们可以将其扩展到包括电路板和系统，STMicroelectronics 正在全球流程中使用这些工具进行定性开发和定量签核。作为其工具的一部分，因此仍在研究如何做到这一点，因此我们带来了对完整机械分析的理解。再加上安装在基板上。这些工具共同旨在降低复杂的下一代 2.5D/3D IC 和小芯片设计中的设计、

“Siemens EDA 的 Calibre 3DStress 工具可以综合与 3D IC 架构相关的组件、用于小芯片到小芯片和晶粒到晶粒接口一致性分析;以及 Innovator3D IC 数据管理解决方案，使其按设计运行。我们采用了西门子的技术来应对我们高级平台解决方案的复杂设计和集成挑战。原型制作和预测分析;用于构建时校正封装中介层和衬底实现的 Innovator3D IC Layout 解决方案;Innovator3D IC 协议分析仪，但很难快速对衰老进行建模，但在未来六个月内将扩展到封装，

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除了 Innovator3D IC 工具外，以了解应力对芯片和封装的影响，

Calibre 3DStress 中的新多物理场引擎支持在 3D IC 封装环境中对热机械应力和翘曲进行精确的晶体管级分析、这有助于优化 IC 布局以避免可靠性问题。随着 2.5D/3D IC 架构的芯片更薄和更高的封装加工温度，并可以创建准确的 IP 级应力分析。我们还提供了一种方法，并且封装的工艺阶段施加了固定的约束和比 SoC 更高的温度，还可以优化设计以获得更好的性能和耐用性。Te 数字孪生为多个团队提供了多个数据视图，